【预约研讨会】如何利用最新VitisHLS提高任务级并行性？

(资料图)

通用 C/C++ 在 CPU 上【shàng】执行，因此本质上具有高度的顺序【xù】性。然【rán】而，用于【yú】在 FPGA 上执行的【de】代码必须采用高度并【bìng】行的方【fāng】式架构，以便【biàn】工具推【tuī】断并利用【yòng】这一并行【háng】性。为 FPGA 设【shè】计 C/C++ 的重要【yào】概念是任务级并【bìng】行【háng】 (TLP) 的概念【niàn】。

Vitis HLS 的概览与新特性介绍

讨论实施 TLP 的两大范例

讨论在 TLP 区域中用于传递数据的各种通道

最后举例说明这些概念

无论您目【mù】前【qián】是在使【shǐ】用【yòng】 Vitis HLS，还是想知道 Vitis HLS 是不是您下【xià】一个设计项目的理想选择，本次网络研【yán】讨会都将【jiāng】重点介【jiè】绍这些重要【yào】概【gài】念【niàn】，帮助您更快实现 FPGA 设计【jì】目标。

Lauren 专注于 C/C++ 高层次综合，拥【yōng】有多年利用 FPGA 实现数【shù】字信【xìn】号处理算法的经验，对 FPGA 的【de】架构、开发【fā】工具【jù】和设计理念有【yǒu】深【shēn】入的理解。曾【céng】发布网络视频课程《Vivado入门与提【tí】高【gāo】》点击【jī】率超【chāo】过5万、出【chū】版《基于【yú】FPGA的数字【zì】信号【hào】处理》《Vivado从此开始》《AMD FPGA设计【jì】优化宝典-面向Vivado》等多本FPGA相关书籍并广受好评。